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一）概述
該課題源于本博士點通過外協(xié)合作針對裝備空軍的抗干擾電臺出口型進行改造設(shè)計的專項課題，目標(biāo)為提供一種可編程配置的抗干擾電臺，能夠根據(jù)需要對當(dāng)前我空軍裝備的某型超短波抗干擾電臺進行性能指標(biāo)的縮放控制，以適應(yīng)出口型號的需要。主要內(nèi)容包括接收機核心算法的改進，對擴頻碼的碼長可配置，以及對應(yīng)不同碼長和碼序列的相關(guān)器的設(shè)計和參數(shù)配置方式的設(shè)計。接收機為數(shù)字中頻軟件接收機，可在單片F(xiàn)PGA上實現(xiàn)了數(shù)字中頻信號解調(diào)算法以及數(shù)據(jù)輸入輸出接口的全部功能。
二）工作原理
軟件擴頻接收機包含射頻前端，頻率合成器，數(shù)字中頻模塊以及電源模塊，輔助調(diào)試模塊等其他外圍電路。
本課題核心部分為可靈活配置的數(shù)字中頻信號處理模塊，將用于替換現(xiàn)裝的抗干擾電臺中頻處理單元，二者接口的機械和電器特性將保持一致以支持直接模塊替換。其他模塊主要用于研發(fā)階段進行自主調(diào)試和驗證等用途。
三）軟件擴頻收機特點
1） 單芯片中頻信號處理單元
在單片F(xiàn)PGA（Altera公司的Cyclone系列 EP1C12）中實現(xiàn)了數(shù)字中頻BPSK/DS信號完整的發(fā)射和接收過程。
2）采用分段數(shù)字匹配濾波器實現(xiàn)信號解擴
直擴信號解擴采用分段式匹配濾波器形式的相關(guān)器，最大碼長128，且碼長可變。對匹配濾波器的硬件實現(xiàn)進行了資源優(yōu)化，配合折疊式的相關(guān)器結(jié)構(gòu)，占用的硬件資源比直接實現(xiàn)方式大大減小。
3）基于SOPC技術(shù)方案，可擴展實現(xiàn)軟件擴頻接收機
在FPGA中集成Altera的軟核處理器，配合其軟件指令定制功能和其他可用IP資源，構(gòu)建了一個軟件擴頻接收機的平臺。
4）擁有完整的算法和軟硬件資源，適應(yīng)不同應(yīng)用需求。
基于分段式匹配濾波器的信號解調(diào)算法可以支持高動態(tài)信號的接收，提供了動態(tài)條件下獨特的無縫切換的鎖頻環(huán)路控制算法，使得載波恢復(fù)更為快捷、平穩(wěn)。此外，還具備完整的Matlab仿真模型，Verilog硬件仿真模型和以FPGA板為中心硬件測試平臺，可作為第三方用來研發(fā)擴頻通信產(chǎn)品的參考平臺。
圖1. 軟件擴頻接收機中頻系統(tǒng)框圖
四）主要技術(shù)指標(biāo)
基帶數(shù)據(jù)調(diào)制方式：DBPSK\QPSK
基帶數(shù)據(jù)傳輸速率：32\64\128kb/s
直擴擴頻碼：128位的M序列（碼型可選）；
直擴偽碼速率：4.096Mb/s
基帶成形脈沖：滾降系數(shù)可調(diào)的升余弦脈沖；
中頻頻率：24.384MHz（可選）；
中頻信息帶寬：大于8MHz；
中頻輸入信噪比：0dB~-5dB
多普勒頻移：不小于40KHz；
同步時間：不大于50ms（偽碼捕獲時間為1個符號期）
五）應(yīng)用前景
本模塊是抗干擾電臺的核心功能模塊，可變長度的擴頻碼長對應(yīng)于可以不同級別的抗干擾通信能力，這一特點使設(shè)備可以根據(jù)應(yīng)用環(huán)境的要求，設(shè)置相應(yīng)長度的擴頻碼和碼型，而無需改動電臺的硬件部分，讓一個型號的電臺可以適應(yīng)多種不同要求的應(yīng)用環(huán)境的要求。
數(shù)字中頻信號處理模塊的配置靈活性，可以廣泛應(yīng)用于多種突發(fā)式語音、數(shù)據(jù)高動態(tài)無線通信場合以及GPS信號接收機設(shè)計。
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